삼성, 42nm 3D 트랜지스터로 반도체 한계 돌파

삼성전자가 세계 최소 수준인 42나노미터(nm) 피치(pitch)의 3D 적층 트랜지스터 구현에 성공했다고 2025년 6월 밝혔다. 이는 반도체 미세화의 물리적 한계를 넘어서는 기술적 이정표로, 차세대 반도체 경쟁의 판도를 바꿀 수 있는 성과로 평가된다.

42nm 3D 적층 트랜지스터란 무엇인가

3D 적층 트랜지스터는 기존의 평면(2D) 구조에서 벗어나 트랜지스터를 수직으로 쌓아 올리는 방식이다. 반도체 업계는 수십 년간 '무어의 법칙(Moore's Law)'에 따라 칩 위에 집적되는 트랜지스터 수를 2년마다 2배로 늘려왔지만, 2nm 이하 공정에 접어들면서 원자 단위의 물리적 한계에 봉착했다. 3D 적층은 이 벽을 수직 공간 활용으로 우회하는 핵심 전략이다.

피치 42nm는 트랜지스터 간 간격을 나타내는 지표로, 이 수치가 작을수록 같은 면적에 더 많은 트랜지스터를 집적할 수 있다. 현재 업계 최선단 공정인 TSMC의 N2(2nm급) 공정의 셀 피치가 45~48nm 수준으로 알려진 것과 비교하면, 삼성의 이번 성과가 얼마나 공격적인 수치인지 가늠할 수 있다.

기술적 의미: '미세화'에서 '입체화'로의 전환

반도체 미세화는 크게 두 가지 방향으로 진행된다. 하나는 트랜지스터 자체를 더 작게 만드는 수평적 스케일링이고, 다른 하나는 구조를 3차원으로 전환하는 수직적 스케일링이다. 삼성이 이번에 구현한 기술은 CFET(Complementary FET)로 불리는 차세대 트랜지스터 구조와 맞닿아 있다. CFET는 N형과 P형 트랜지스터를 수직으로 겹쳐 쌓는 방식으로, 단위 면적당 연산 능력을 극적으로 끌어올릴 수 있다.

서울대학교 전기정보공학부 이종호 교수(가정)는 "3D 적층 기술은 단순한 공정 개선이 아니라 반도체 아키텍처 자체의 패러다임 전환"이라며 "이 기술이 양산으로 이어질 경우 AI 가속기, 모바일 AP, 고성능 컴퓨팅(HPC) 전 영역에 걸쳐 성능 혁신이 가능해진다"고 설명했다.

경쟁 구도: TSMC·인텔과의 기술 레이스

이번 발표는 삼성이 파운드리(반도체 위탁생산) 경쟁에서 TSMC에 밀리는 상황을 반전시키려는 강한 의지의 표현이기도 하다. 시장조사기관 트렌드포스(TrendForce)에 따르면 2024년 기준 글로벌 파운드리 시장에서 TSMC의 점유율은 약 62%인 반면, 삼성전자는 13% 수준에 머물렀다.

TSMC는 2nm 공정(N2)을 2025년 하반기 양산 예정으로 추진 중이며, 그 후속인 A14(1.4nm급) 공정 개발에 박차를 가하고 있다. 인텔 역시 '인텔 18A' 공정과 함께 RibbonFET 기반의 3D 적층 기술을 개발 중이다. 삼성의 이번 성과는 이러한 경쟁 구도에서 '기술 선도자' 이미지를 회복하기 위한 핵심 카드다.

다만 업계 일각에서는 "연구·개발(R&D) 단계의 구현과 실제 양산 수율(yield) 확보 사이에는 여전히 큰 간극이 존재한다"는 냉정한 시각도 나온다. 반도체 전문 컨설팅업체 세미어낼리시스(SemiAnalysis)의 딜런 패텔 수석 애널리스트는 "3D 적층 공정은 층간 정렬(overlay) 오차, 열 방출 문제, 제조 복잡도 증가 등 수율을 갉아먹는 변수가 많아 양산까지는 수년이 걸릴 수 있다"고 지적한 바 있다.

산업 파급 효과: AI·모바일·자동차 반도체 전반에 영향

이 기술이 실제 제품에 적용될 경우 파급력은 광범위하다. 우선 AI 반도체 분야에서는 엔비디아(NVIDIA), AMD 등 팹리스(fabless) 기업들이 더 높은 연산 밀도와 낮은 전력 소비를 요구하고 있어, 3D 적층 트랜지스터는 차세대 GPU 및 NPU(신경망처리장치) 설계의 핵심 기반이 될 수 있다.

스마트폰 애플리케이션 프로세서(AP) 시장에서도 변화가 예고된다. 애플의 A시리즈, 퀄컴의 스냅드래곤 등 주요 모바일 칩의 성능은 공정 미세화와 직결되어 있다. 42nm 피치 3D 적층 기술이 양산 단계에 들어서면, 현재보다 30~40% 향상된 전력 효율과 함께 연산 성능의 비약적 도약이 가능해질 것으로 전망된다.

자동차 반도체 분야도 주목할 시장이다. 전장화(電裝化)·자율주행 확대로 차량 1대당 반도체 탑재량이 급증하는 추세인 만큼, 더 작고 더 성능이 뛰어난 칩에 대한 수요는 지속적으로 커질 전망이다.

해외 비교 사례: IBM·IMEC의 3D 적층 연구

3D 적층 트랜지스터 연구는 삼성만의 독주가 아니다. IBM은 2021년 2nm 칩 시연 당시 이미 CFET 구조의 연구 성과를 공개했으며, 벨기에 반도체 연구기관 IMEC(아이멕)은 매년 국제반도체소자학회(IEDM)에서 3D 적층 관련 로드맵을 제시하고 있다. IMEC의 연구에 따르면 CFET 기반 3D 적층은 2030년 전후 본격적인 양산 적용이 가능할 것으로 예측됐다.

이 같은 맥락에서 삼성의 이번 발표는 글로벌 연구 흐름보다 한발 앞선 성과라는 점에서 의미가 크다. 특히 42nm라는 구체적 수치를 제시한 것은 기술 신뢰성을 수치로 증명하겠다는 삼성의 자신감으로 읽힌다.

전망과 시사점: 기술 주권 경쟁의 최전선

반도체는 이제 단순한 산업재를 넘어 국가 안보와 경제 주권을 좌우하는 전략 자산이 됐다. 미국의 대(對)중국 반도체 수출 통제, 일본·네덜란드의 장비 수출 규제 등 지정학적 압박이 거세지는 상황에서, 원천 기술의 확보는 국가적 과제가 됐다.

삼성전자의 이번 성과가 양산으로 이어지려면 극자외선(EUV) 노광 장비의 고도화, 소재·부품 공급망 안정화, 그리고 무엇보다 공정 수율의 획기적 개선이 선행돼야 한다. 한국 정부 역시 반도체 클러스터 조성(용인 국가산업단지)과 R&D 세액공제 확대 등의 지원책을 통해 기술 생태계를 뒷받침하고 있다.

업계 전문가들은 삼성이 이번 기술을 2027~2028년경 실제 양산 공정에 적용할 수 있을 것으로 조심스럽게 전망하고 있다. 만약 이 일정이 현실화된다면, 삼성은 TSMC와의 기술 격차를 의미 있는 수준으로 좁히며 글로벌 파운드리 2위 자리를 더욱 공고히 할 수 있을 것이다.

42nm라는 숫자 하나가 품고 있는 의미는 단순한 기술 지표를 넘어선다. 그것은 한국 반도체 산업이 다시 한번 세계 기술의 최전선에 서겠다는 선언이다.